Benvinguts al Repositori Digital de la UPF

Study of the theoretical bounds and practical limits of time synchronization protocols using an Ethernet FPGA platform

Mostra el registre parcial de l'element

dc.contributor.author Nicolau Jené, Carles
dc.contributor.other Sala, Dolors, 1967-
dc.contributor.other Universitat Pompeu Fabra. Departament de Tecnologies de la Informació i les Comunicacions
dc.date.accessioned 2017-09-25T01:56:21Z
dc.date.available 2017-09-25T01:56:21Z
dc.date.issued 2011-02-07
dc.identifier B.18243-2011
dc.identifier 978-84-694-4288-3
dc.identifier http://hdl.handle.net/10803/22722
dc.identifier.uri http://hdl.handle.net/10230/12001
dc.description.abstract The goal of synchronization is to align/synchronize the time and frequency scales of all nodes within a network. In industrial applications, synchronization enables simultaneous triggering of distributed events and synchronous data acquisition at di erent nodes. For wide distributed systems, such as Internet, clock synchronization is advantageous for maintaining end-to-end Quality of Service (QoS). Ethernet is the technology of choice for the future networks. Its low cost, the ever increasing data rates and low complexity and maintenance are key enablers for adopting it at all geographical scales and applications, ranging from the Network Provider to the industrial level. However, low cost and simplicity that characterizes the legacy Ethernet are only part of its attraction. The challenge is that it was initially conceived as a 'best-e ort' and asynchronous oriented technology, limitations that di cult its adoption to handle, for example, timesensitive applications in the industrial eld, or carrier-class transport of services, from the Network Provider perspective. To better support new applications with tight synchronization requirements, standardization bodies and equipment manufacturers are making considerable e orts to extend its functionalities and release solutions to meet the synchronization requirements of new applications. High accuracy time synchronization is a key enabler for o ering such carrierclass QoS and handling distributed applications with stringent synchronization needs. Today's Ethernet-based approaches that deliver time synchronization rely on timestamped packets that distribute to the network. The acts of timestamping and sending the packet are crucial for achieving high accuracy synchronization, as they are exposed to a number of delay variabilities from the source to the destination node that impair the synchronization accuracy between nodes. As the timestamping is a key component for actual synchronization protocols, the main goal in this work is to evaluate the impact of these sources of inaccuracies of Ethernet layers on the synchronization accuracy between nodes. The followed evaluation method is based on a real prototype utilizing a low-cost platform FPGAs. The inherent complexity of these devices poses an additional challenge to the evaluation process, especially if the addressed synchronization accuracies are at the level of few nanoseconds. Therefore, this work also discusses and proposes methods to overcome platform-dependent limitations. Additionally, this work proposes a di erent perspective for Ethernet technology which consists on envisioning the legacy Ethernet with a time synchronization functionality. We believe that such a new capability would allow Ethernet to better handle time sensitive applications and to be independent and compatible from and with the higher layers while keeping its initial philosophy: low-cost, simplicity and asynchronous technology.
dc.description.abstract L'objectiu de la sincronització és alinear/sincronitzar les escales de temps de tots els nodes d'una xarxa. En aplicacions industrials, la sincronització permet l'inici simultani d'esdeveniments distribuïts o l'adquisició de dades de forma síncrona als diferents nodes. En grans sistemes distribuïts, com per exemple l'Internet, la sincronització és bene ciosa per mantenir Qualitat de Servei (QdS) entre dos nodes distants entre si. Ethernet és la tecnologia d'el lecció per les xarxes del futur. El seu baix cost, les contínues actualitzacions de velocitat i la baixa complexitat i manteniment són els activadors per adoptar-la a tots els nivells geogrà cs i aplicacions, des de Proveïdors de Xarxa en xarxes metropolitanes, a aplicacions industrials en xarxes locals. No obstant, el baix cost i simplicitat que caracteritzen a Ethernet constitueixen només una part del seu interés. El problema és que aquesta va ser originalment concebuda com una tecnologia de serveis mínims i asíncrona, dues limitacions que di culten la seva adopció en aplicacions amb fortes restriccions de temps, tant en el camp industrial com en el transport de serveis de qualitat d'operadora. Per tal de suportar noves aplicacions amb fortes restriccions de temps, diversos organismes d'estandardització i fabricants d'equipament estan treballant activament per extendre les seves funcionalitats i llançar solucions per tal de complir amb nous requeriments de sincronització. La sincronització de temps d'alta exactitud és clau per oferir serveis d'alt QdS i suportar aplicacions distribuïdes que necessitin fortes restriccions de temps. Les solucions d'avui dia basades en Ethernet que entreguen sincronització de temps es basen en distribuïr paquets amb una marca de temps a la xarxa. Les accions d'inserir la marca de temps i enviar el paquet són decisives per aconseguir sincronització d'alta exactitud ja que estan exposades a un nombre de variabilitats de retard des de l'origen ns el destí que empitjoren l'exactitud de la sincronització entre nodes. Degut a que l'acció d'inserir la marca de temps és un component clau pels protocols de sincronització actuals, l'objectiu principal en aquesta Tesi és avaluar l'impacte d'aquestes fonts d'inexactitud de les capes d'Ethernet en la sincronitzaci ó entre nodes. El mètode d'avaluació està basat en un prototipus real utilitzant plataformes basades en matrius de portes lògiques programables per camp (de l'anglès, Field Programmable Gate Arrays (FPGA)) de baix cost. La inherent complexitat d'aquests dispositius suposa un repte addicional al procés d'avaluació, especialment si s'adreçen exactituds de sincronització de nivells de pocs nanosegons. Aleshores, aquesta Tesi també debat i proposa mètodes per vèncer les limitacions dependents de la plataforma. A més, aquesta Tesi proposa una perspectiva diferent per a la tecnologia Ethernet, la qual consisteix en extendre l'Ethernet inicial amb una funcionalitat de sincronització. Creiem que una funcionalitat com aquesta permetria a Ethernet suportar aplicacions amb fortes restriccions de temps amb independència de, i compatibilitat amb capes més altes tot mantenint la seva loso a inicial: baix cost, simplicitat i tecnologia asíncrona.
dc.format application/pdf
dc.format 133 p.
dc.language.iso eng
dc.publisher Universitat Pompeu Fabra
dc.rights ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.
dc.rights info:eu-repo/semantics/openAccess
dc.source TDX (Tesis Doctorals en Xarxa)
dc.title Study of the theoretical bounds and practical limits of time synchronization protocols using an Ethernet FPGA platform
dc.type info:eu-repo/semantics/doctoralThesis
dc.type info:eu-repo/semantics/publishedVersion
dc.date.modified 2017-09-23T04:29:50Z
dc.subject.keyword Field Programmable Gate Array (FPGA)
dc.subject.keyword embedded platform
dc.subject.keyword Hardware design language (VHDL)
dc.subject.keyword Ethernet control path
dc.subject.keyword hardware timestamping
dc.subject.keyword distributed timestamping
dc.subject.keyword phase synchronization
dc.subject.keyword clock domain crossing (CDC)
dc.subject.keyword metastability
dc.subject.keyword clock drift
dc.subject.keyword 62


Consulteu el document

Fitxers Grandària Format Visualització

No hi ha fitxers associats a aquest element.

Aquest element apareix en la col·lecció o col·leccions següent(s)

Mostra el registre parcial de l'element