Study of the theoretical bounds and practical limits of time synchronization protocols using an Ethernet FPGA platform

Welcome to the UPF Digital Repository

Nicolau Jené, Carles. Study of the theoretical bounds and practical limits of time synchronization protocols using an Ethernet FPGA platform. 2011
http://hdl.handle.net/10230/12001
dc.contributor.author Nicolau Jené, Carles
dc.contributor.other Sala i Batlle, Dolors
dc.contributor.other Universitat Pompeu Fabra. Departament de Tecnologies de la Informació i les Comunicacions
dc.date.accessioned 2013-07-12T01:50:26Z
dc.date.available 2013-07-12T01:50:26Z
dc.date.issued 2011-02-07
dc.identifier.uri http://hdl.handle.net/10230/12001
dc.description.abstract The goal of synchronization is to align/synchronize the time and frequency scalesof all nodes within a network. In industrial applications, synchronization enablessimultaneous triggering of distributed events and synchronous data acquisitionat di erent nodes. For wide distributed systems, such as Internet, clock synchronizationis advantageous for maintaining end-to-end Quality of Service (QoS).Ethernet is the technology of choice for the future networks. Its low cost,the ever increasing data rates and low complexity and maintenance are key enablersfor adopting it at all geographical scales and applications, ranging fromthe Network Provider to the industrial level. However, low cost and simplicitythat characterizes the legacy Ethernet are only part of its attraction. The challengeis that it was initially conceived as a 'best-e ort' and asynchronous orientedtechnology, limitations that di cult its adoption to handle, for example, timesensitiveapplications in the industrial eld, or carrier-class transport of services,from the Network Provider perspective. To better support new applications withtight synchronization requirements, standardization bodies and equipment manufacturersare making considerable e orts to extend its functionalities and releasesolutions to meet the synchronization requirements of new applications.High accuracy time synchronization is a key enabler for o ering such carrierclassQoS and handling distributed applications with stringent synchronizationneeds. Today's Ethernet-based approaches that deliver time synchronization relyon timestamped packets that distribute to the network. The acts of timestampingand sending the packet are crucial for achieving high accuracy synchronization,as they are exposed to a number of delay variabilities from the source to thedestination node that impair the synchronization accuracy between nodes.As the timestamping is a key component for actual synchronization protocols,the main goal in this work is to evaluate the impact of these sources of inaccuraciesof Ethernet layers on the synchronization accuracy between nodes. The followedevaluation method is based on a real prototype utilizing a low-cost platformFPGAs. The inherent complexity of these devices poses an additional challengeto the evaluation process, especially if the addressed synchronization accuraciesare at the level of few nanoseconds. Therefore, this work also discusses andproposes methods to overcome platform-dependent limitations.Additionally, this work proposes a di erent perspective for Ethernet technologywhich consists on envisioning the legacy Ethernet with a time synchronizationfunctionality. We believe that such a new capability would allow Ethernet tobetter handle time sensitive applications and to be independent and compatiblefrom and with the higher layers while keeping its initial philosophy: low-cost,simplicity and asynchronous technology.
dc.description.abstract L'objectiu de la sincronització és alinear/sincronitzar les escales de temps de totsels nodes d'una xarxa. En aplicacions industrials, la sincronització permet l'inicisimultani d'esdeveniments distribuïts o l'adquisició de dades de forma síncronaals diferents nodes. En grans sistemes distribuïts, com per exemple l'Internet,la sincronització és bene ciosa per mantenir Qualitat de Servei (QdS) entre dosnodes distants entre si.Ethernet és la tecnologia d'el lecció per les xarxes del futur. El seu baix cost,les contínues actualitzacions de velocitat i la baixa complexitat i mantenimentsón els activadors per adoptar-la a tots els nivells geogrà cs i aplicacions, desde Proveïdors de Xarxa en xarxes metropolitanes, a aplicacions industrials enxarxes locals. No obstant, el baix cost i simplicitat que caracteritzen a Ethernetconstitueixen només una part del seu interés. El problema és que aquesta va seroriginalment concebuda com una tecnologia de serveis mínims i asíncrona, dueslimitacions que di culten la seva adopció en aplicacions amb fortes restriccionsde temps, tant en el camp industrial com en el transport de serveis de qualitatd'operadora. Per tal de suportar noves aplicacions amb fortes restriccions detemps, diversos organismes d'estandardització i fabricants d'equipament estantreballant activament per extendre les seves funcionalitats i llançar solucions pertal de complir amb nous requeriments de sincronització.La sincronització de temps d'alta exactitud és clau per oferir serveis d'alt QdSi suportar aplicacions distribuïdes que necessitin fortes restriccions de temps.Les solucions d'avui dia basades en Ethernet que entreguen sincronització detemps es basen en distribuïr paquets amb una marca de temps a la xarxa. Lesaccions d'inserir la marca de temps i enviar el paquet són decisives per aconseguirsincronització d'alta exactitud ja que estan exposades a un nombre de variabilitatsde retard des de l'origen ns el destí que empitjoren l'exactitud de la sincronitzacióentre nodes.Degut a que l'acció d'inserir la marca de temps és un component clau pelsprotocols de sincronització actuals, l'objectiu principal en aquesta Tesi és avaluarl'impacte d'aquestes fonts d'inexactitud de les capes d'Ethernet en la sincronització entre nodes. El mètode d'avaluació està basat en un prototipus realutilitzant plataformes basades en matrius de portes lògiques programables percamp (de l'anglès, Field Programmable Gate Arrays (FPGA)) de baix cost. Lainherent complexitat d'aquests dispositius suposa un repte addicional al procésd'avaluació, especialment si s'adreçen exactituds de sincronització de nivells depocs nanosegons. Aleshores, aquesta Tesi també debat i proposa mètodes pervèncer les limitacions dependents de la plataforma.A més, aquesta Tesi proposa una perspectiva diferent per a la tecnologia Ethernet,la qual consisteix en extendre l'Ethernet inicial amb una funcionalitat desincronització. Creiem que una funcionalitat com aquesta permetria a Ethernetsuportar aplicacions amb fortes restriccions de temps amb independència de, icompatibilitat amb capes més altes tot mantenint la seva loso a inicial: baixcost, simplicitat i tecnologia asíncrona.
dc.format.mimetype 133 p.
dc.format.mimetype application/pdf
dc.language.iso eng
dc.publisher Universitat Pompeu Fabra
dc.rights info:eu-repo/semantics/openAccess
dc.rights ADVERTIMENT. L'accés als continguts d'aquesta tesi doctoral i la seva utilització ha de respectar els drets de la persona autora. Pot ser utilitzada per a consulta o estudi personal, així com en activitats o materials d'investigació i docència en els termes establerts a l'art. 32 del Text Refós de la Llei de Propietat Intel·lectual (RDL 1/1996). Per altres utilitzacions es requereix l'autorització prèvia i expressa de la persona autora. En qualsevol cas, en la utilització dels seus continguts caldrà indicar de forma clara el nom i cognoms de la persona autora i el títol de la tesi doctoral. No s'autoritza la seva reproducció o altres formes d'explotació efectuades amb finalitats de lucre ni la seva comunicació pública des d'un lloc aliè al servei TDX. Tampoc s'autoritza la presentació del seu contingut en una finestra o marc aliè a TDX (framing). Aquesta reserva de drets afecta tant als continguts de la tesi com als seus resums i índexs.
dc.title Study of the theoretical bounds and practical limits of time synchronization protocols using an Ethernet FPGA platform
dc.date.modified 2013-07-10T11:42:21Z
dc.subject.keyword Field Programmable Gate Array (FPGA)
dc.subject.keyword embedded platform
dc.subject.keyword Hardware design language (VHDL)
dc.subject.keyword Ethernet control path
dc.subject.keyword hardware timestamping
dc.subject.keyword distributed timestamping
dc.subject.keyword phase synchronization
dc.subject.keyword clock domain crossing (CDC)
dc.subject.keyword metastability
dc.subject.keyword clock drift
dc.subject.keyword 62

See full text
http://hdl.handle.net/10803/22722

Search


Advanced Search

Browse

My Account

Statistics